RISC-V架構(gòu)浮點(diǎn)運(yùn)算單元的研究設(shè)計(jì)與UVM驗(yàn)證

摘要： 分析了基于RISC-V架構(gòu)的浮點(diǎn)運(yùn)算單元設(shè)計(jì)方法和運(yùn)行流程.以System Verilog為驗(yàn)證語(yǔ)言,以VCS和Verdi為編譯仿真軟件,設(shè)計(jì)了多個(gè)底層UVM驗(yàn)證組件,搭建了浮點(diǎn)運(yùn)算單元的UVM驗(yàn)證平臺(tái).針對(duì)功能驗(yàn)證點(diǎn)編寫(xiě)測(cè)試用例,根據(jù)基礎(chǔ)情況和邊界情況的多種浮點(diǎn)運(yùn)算場(chǎng)景配置測(cè)試參數(shù),進(jìn)行了浮點(diǎn)運(yùn)算單元的功能驗(yàn)證,分析了驗(yàn)證平臺(tái)運(yùn)行數(shù)據(jù)報(bào)告、運(yùn)算結(jié)果的Verdi波形、代碼覆蓋率... （共8頁(yè)）